تصميم الأجهزة وتنفيذ ناقل الحركة الأيمن
يتضمن تطبيق Verilog HDL إصدارين: إصدار أساسي 8 بت وإصدار محسّن 32 بت.
يستخدم الإصدار الأساسي بيان حالة لتنفيذ اختيار وضع التحول الثابت.
يضيف الإصدار المحسن منفذ تحكم ديناميكي في التحول ويتعامل مع التحولات الحسابية اليمنى عبر دائرة توليد بت الإشارة.
يلغي التصميم المنطقي المتكامل الحاجة إلى مسجلات الإزاحة، ويعيد تكوين نمط البت مباشرة من خلال محدد البيانات.
يستخدم التحقق على مستوى اللوحة- بيئة تطوير Quartus II، مع اختبار الأشكال الموجية الوظيفية على لوحة تطوير Altera DE2.
عناصر تكامل النظام
يتطلب تصميم الآلة النموذجية امتدادًا لمجموعة التعليمات لدعم عمليات التحول. تتضمن ترميزات التعليمات النموذجية حقل تحديد وضع 4 بت. تشمل المشكلات الرئيسية التي يجب معالجتها أثناء تكامل النظام ما يلي:
محاذاة توقيت إشارات التحكم مع دورات تشغيل ALU
آلية حل النزاعات لأعلام تسجيل الحالة
تصميم تجاوز البيانات في خط أنابيب التعليمات. في هندسة نظام الكمبيوتر، يظهر هذا المكون كميزة أجهزة شفافة للمبرمج، مع معالجة تفاصيل التنفيذ على مستوى البنية الدقيقة.
